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Schematic Diagrams and VHDL File
begin
iCLK <= GCLK1 or GCLK2;
------------------------------------------------------------------------------------
-- Frequency Divider
------------------------------------------------------------------------------------
FREQ_DIV1 : process (iCLK,GCLR)
begin
if (GCLR = '0') then
CNT1 <= (others => '0');
elsif (rising_edge(iCLK)) then
CNT1 <= CNT1 + 1;
end if;
end process;
------------------------------------------------------------------------------------
-- LED Control
------------------------------------------------------------------------------------
LED_CTL : process (SW)
begin
LED(1) <= SW(5);
LED(2) <= SW(6);
LED(3) <= SW(7);
LED(4) <= SW(8);
end process;
------------------------------------------------------------------------------------
-- DSP Control
------------------------------------------------------------------------------------
DSP_CTL : process (CNT1(15), GCLR)
begin
if (GCLR = '0') then
DSP1 <= (others => '0');
DSP4 <= (others => '0');
elsif rising_edge(CNT1(15)) then
DSP1(0) <= not DSP1(5);
DSP1(1) <= DSP1(0);
DSP1(2) <= DSP1(1);
DSP1(3) <= DSP1(2);
DSP1(4) <= DSP1(3);
DSP1(5) <= DSP1(4);
DSP4(0) <= not DSP4(5);
4-8
3605B–PLD–05/06
ATF15xx-DK3 Development Kit User Guide
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